一些关于晶体管的工艺的进阶/科普

先从光刻讲起
光刻是集成电路制造中的一个关键步骤，利用了光化学反应原理，把掩膜上的图形转印到一个衬底上，使其选择性的刻蚀与离子注入成为可能。（科普了算是）

集成电路是依靠所谓的平面工艺一层一层制备起来的（看上次写的），对于逻辑电路来说，首先是得在Si衬底上划分制备晶体管的区域，然后再离子注入P型/N型区域，其次是做栅极，随后又是离子注入，完成每一个晶体管的源级与漏级，这部分叫做前道工艺（FEOL)
不讲太详细，直接讲如何更细吧

首先要知道，光会有衍射问题

一个正常的光刻模拟

左：理想 右：现实

如果你原来的design，不经过opc修正，直接在mask上litho去wafer，那么就会形成和你原来的design完全不一样的图形，但是如果你用了opc，那么design多次opc修正后修正到最后的mask，和你原来的design就几乎差不多了（因为基本不一样，一些地方还是会与design不一样）

opc的修正流程

a：原设计 b：不使用opc c：使用opc

Opc基本分两种技术路线，rules based（RB）和model based（MB）
不opc的话就会：

不使用opc

RB
rules based就是经验算法，代工厂多年的经验找出来的规律，比如你gate与gate之间间距不能小于多少之类，又快又好用，但是出现问题来修正的时候就很难受了

可以看到gate与gate还是连在一起了，至少比不opc好多了

MB
Model based就是模型算法，他会有一套完全的光学模型来演算出最后在wafer上的图形最接近于design

RB+MB！

波传播的时候，若被大小相近于波长之物阻挡，就会绕过该物体，若通过大小相近于波长的孔，就会以此孔为中心，形成环形波往前传递，然鹅在CD越小的时候，fin边上的褶皱线条（LER Line Edge Roughness）就会越明显，opc只是修复systematic error，而LER只是一种 rendom error，这是光学的特色，若不控制，就会导致line桥接/变窄/中断

LER/LWR

出现的问题

如何修复LER/LWR(Line Width Roughness）呢，得用H2plasma/VUV转化，

如何更细
在1.35na的193nm浸没式光刻机根据瑞丽公式得出其能提供36~40nm的半周期（half petch）分辨率，小于这个尺寸，就需要双重曝光/多重曝光来得到更小的制成，双重曝光目前经常在22,20,16,14节点上采用，多重曝光则在10nm以下的节点上采用，在EUV（13.5）没成熟之前（当然现在已经成熟了）就只能多重曝光，

双重曝光（DE）
双重曝光，即DE，是指在光刻胶覆盖的地方分别进行两次曝光，流程简写为LLE,曝光，曝光，显影。例如：要想在200nm的时候做出50nm的1；1图形，先曝光一次，整体平移100nm，再曝光一次，好处是再相同的光刻胶中使用了两次，wafer在工作台上不移动，对准误差较小，缺点就是如果其空间的对比度较低/散射光（flare）很强，会导致不需要曝光的区域其收到的总强光会高于E0（光阻的脱保护值）

X/Y双极曝光
还有就是X/Y双级照明的双重曝光，LLE则实在同一纬度双次曝光，很奇怪（其实也不奇怪）的是，X级对水平线条的分辨率不好，Y级对垂直线条的曝光也不好，就可以先拆分成X/Y,让X做垂直，Y做水平，再次曝光，就得到了我们想要的图形

最新的就是ILT了，反演光刻技术（inverse lithography technique）使用两个掩膜，并可能的使用两种照明条件，总的图像就是双次曝光后形成的图像的叠加。

上面都是LEE的演化，就是两次曝光在一个光刻胶上再蚀刻，新一点就是LELE，字面意思，再新一点就是LFLE

LFLE
在第二次曝光之前添加了冻结（freeze），也就是固化，在第一次光刻制成之后，将化学固化材料覆盖在光刻胶图形上，固化后，涂覆第二层的光刻胶。固化层保护着第一次固化的gate
难点是在固化的时候，温度，以及固化材料的收缩，在微观结构下，任何1nm甚至10a的坍缩都是致命的，
固化有三种，化学/高温/紫外固化，化学高温就字面意思，紫外固化讲一下把
紫外线是172nm的，在193nm的光刻胶中只有有限的穿深，曝光时被光刻胶吸收，让其表面的有机聚合物发生分裂，产生自由基，自由基重新反应成为交联键。

LFLE

三重曝光，就是LELELE,基本都在M1层，因为其最小周期基本在44-48nm左右，难的就是拆分。

SADP
SADP即使自对准双重成像技术，一次光刻后，相继使用非光刻工艺步骤，如薄膜乘积，刻蚀等，实现倍增的光刻图形，最后再用一次光刻与刻蚀把多余的图形去掉。

SADP的步骤
具体的步骤：先在衬底表面沉积一层牺牲材料，一般是CVD，然后进行光刻与刻蚀，把图形转到牺牲材料上，其图形叫mandrel或core，使用ALD（原子沉积技术）在mandrel的侧面与表面沉积一层厚度均匀的薄膜，称为 spacer，再使用反应离子刻蚀工艺把spacer刻蚀掉，这个步骤叫etch back，由于mandrel侧壁的几何效应，沉积在图形两侧的材料会被留下来，形成spacer，再用选择性强的把mandrel给去掉，只留下spacer在衬底表面，周期是光刻图形的一般，最后再用等离子刻蚀把spacer图形转移到衬底里的硬掩膜上，称为（sip(侧壁成像技术）

SADP

SADP的副作用就是，你一次sadp，要经过4个步骤，就是沉积，刻蚀spacer，刻蚀mandrel，转移，问题就是，步骤越多，出现的错误几率越大，能避免就避免，做不好其良率（yield）会很低

SAQP

这上面是基础，下面是难的（不说的话都是1.35NA的193i，n取9.8（不是）

如何形成三重成像，先用sadp实现线条的倍频（mandrel的曝光与刻蚀）与切割（cut掩曝光与刻蚀）然后在用一次LE来对swdp图形做出修改，

SATP
SATP就是三倍缩小（self aligned triple patterning),简单重复sadpsadp只能得到四倍缩小，即SAQP（SADPSADP)在193i 1.35na 算出半周期为40nm，使用SATP可以做出13.3nm的半周期图形
写一下samp，使用SAMP来满足7nm逻辑节点所需要的一维密集线条是可行的，难度在于切割，以SAQP为例子，其周期为24nm，切割图形的CD必须是24nm，套刻误差必须小于12nm，如何实现cd=24nm，可以使用原位收缩（in situ shrinking）

纳米制程中避免短路，用绝缘体，例如（STI,ILDx,Spacer）
讲一下STI
基本用的都是dual liner

某专利

在俩电晶体中，普通的STI没用，还是会互联，就只能在特定位置的sti位置上再加深点，这就叫dti，用dti后可以在特定的sti位置再加深一些，使得当地的绝缘效果更好一些

用sti的问题就是，再这种地方的电厂会稍微大一点，导致电子入住，可靠性与漏电流都会下降，只能用氢回流软化尖角区，或者用角氧化等方式来去除，最恐怖的其实是在STI CVD填充制成（STI gap fill）中填不满，产生气泡。为了解决这个问题，AMAT发明了HDP（high density plasma） CVD

这玩意还有几个问题，第一就是早期算是，在90nm那批的时候，STI与SI接触不完全，SiOx有缺陷，会导致漏电流增加，早解决了。

90nm出现的问题

新一点呢就在5nm的时候，STI与fin只要有一点接触不完美，漏电流就会特别大，就会出现Trenching，Footing，Imblance，Fin Height Change这四个问题，Trenching就是太深了，有凹进去的地方。有的是sti没有完全recess进去，就是Fin Height Change这个问题

STI这玩意说实在的我没些资料，根据记忆写的，百分百有错的，望指正

上面都是用duv，也就是用ArF来做出193nm的光，在NA孔径不变的情况下，想做出更密的图形，一味的sadp是不行的，必须缩短光的波长，就出现了极紫外光（EUV)其采用了13.5nm的波长，一下子之前的问题全部解决了，根据瑞利公式（分辨率=k1x(波长/NA)可以算出其分辨率特别高 k1的极限是0.25，小于0.25的是不可能的，
这就是为什么要购买duv，直接缩短了10倍！
这个还没写，有空在写吧